關於靜電放電保護

先來（lái）談靜電放電(ESD: Electrostatic Discharge)是什麽？這應該是（shì）造成所（suǒ）有電子元器件（jiàn）或集成電路係統過度電應（yīng）力破壞的主要元凶。因為靜電（diàn）通常瞬間電壓非常高(>幾千伏)，所以這種（zhǒng）損傷是毀滅性和永（）久性的，會造成電（diàn）路直（zhí）接燒（shāo）毀。所以預防靜電損傷是所有IC設計和製造的頭號難題（tí）。

靜電，通（tōng）常都是人為產生的，如生產、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人（rén）體、儀器或設備中，甚至元器件本身也會累積靜（jìng）電，當人們在不知情的情況下使這些帶電的物體（tǐ）接觸就會形（xíng）成放電路徑，瞬間使得電子元件或係統遭到靜（jìng）電放（fàng）電的損壞(這就是為什麽以前（qián）修電腦（nǎo）都必須要配戴靜電環托（tuō）在工作桌上，防（fáng）止人（rén）體（tǐ）的（de）靜電損傷芯片)，如（rú）同雲層中儲存的電荷瞬間擊穿（chuān）雲層產（chǎn）生劇（jù）烈的閃電，會把大（dà）地劈開一樣，而且通常都是在雨（yǔ）天來臨之際，因為空氣濕度大易形成導電通到。

那麽，如（rú）何防止靜（jìng）電放電損傷（shāng）呢？首先（xiān）當然改變壞境從源頭（tóu）減少靜電(比如（rú）減少摩擦、少穿羊毛類毛衣、控製空氣溫濕度（dù）等)，當然這不是我們今天討論的重（chóng）點。

我們今天要（yào）討論的時候如何在電路裏麵涉及（jí）保護電路，當外界有（yǒu）靜電的時候我們的電子元器件或係統能夠自我保護避免被靜電損壞(其實就（jiù）是安裝一個避雷（léi）針)。這也是（shì）很多（duō）IC設計和製造業者的頭（tóu）號難題（tí），很（hěn）多公司有專門設計（jì）ESD的團隊，今天我（wǒ）就和大家從最基本的理論講起逐步講解ESD保護的原理及（jí）注意點，你會發（fā）現前麵講的PN結/二（èr）極管、三極管、MOS管（guǎn）、snap-back全都用上了。。。

以前的專題講解PN結二極管理論的時候，就講過二（èr）極管有一個特性：正向導（dǎo）通反向（xiàng）截止（zhǐ），而且反（fǎn）偏（piān）電壓繼續增加會發生雪崩擊穿而導（dǎo）通，我們稱之為鉗位二極（jí）管(Clamp)。這正是我們設計靜電保護所需要（yào）的理論基（jī）礎，我（wǒ）們就是利用這個反向截止特性（xìng）讓這個（gè）旁路在正常工（gōng）作時（shí）處於斷開狀態，而外界有靜電的時候這（zhè）個旁路二極管發生（shēng）雪崩擊穿而形成旁路（lù）通路（lù）保護了內部電路或者柵極(是不是類似家裏水槽有個溢水口，防止水龍（lóng）頭（tóu）忘關了導致整個衛生間水災)。

那麽問題來了，這個擊穿了這個保護電（diàn）路是不是就徹（）底（dǐ）死了（le）？難道是一次性的？答案當然不是。PN結的擊穿分兩種，分別是電擊（jī）穿和熱擊穿，電擊（jī）穿指（zhǐ）的是雪崩擊穿（chuān）(低濃度)和（hé）齊納擊穿(高濃度)，而這個電（diàn）擊穿主要是載流子碰撞（zhuàng）電（diàn）離產生新的電子-空穴對(electron-hole)，所以它是可恢複的。但是熱擊穿是不可恢複的（de），因為熱量聚集導致矽(Si)被熔融燒毀了。所以我們需要控製在導通的瞬間控製（zhì）電流，一般會（huì）在保護二極管（guǎn）再串聯一（yī）個高電阻，

另外，大（dà）家是不是可以舉（jǔ）一反三理解為什麽ESD的區域是不能form Silicide的？還有給大（dà）家一個理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片裏（lǐ）麵，因為我們總是希望外界的靜（jìng）電（diàn）需要第一時間泄放掉吧，放在裏麵（miàn）會有延遲的(關（guān）注我前麵解剖的那個芯片PAD旁邊都（dōu）有二極管。甚至有放兩級ESD的，達到雙重保（bǎo）護的目的。

在講ESD的原（yuán）理和Process之前，我們先講下（xià）ESD的標準以及測試方法，根據靜電的（de）產生方式以（yǐ）及對電路的損（sǔn）傷模式不同通常分為四（sì）種（zhǒng）測試方式：人體放電模式(HBM: Human-Body Model)、機（jī）器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式（shì）(FIM: Field-Induced Model)，但是業界通常使用（yòng）前兩種模式來測試(HBM, MM)。

1、人體放電模式(HBM)：當然就（jiù）是人體摩擦產生了電荷突（tū）然碰到芯片釋放（fàng）的電荷導致芯片燒毀擊穿，秋天和別人觸碰經常觸電（diàn）就是這個原因。業界對HBM的ESD標準也有跡可循(MIL-STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有規定，看你要follow哪一份了。如（rú）果是MIL-STD-883C method 3015.7，它規定小於（yú）<2kV的（de）則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。

2、機器放電模式（shì）(MM)：當然（rán）就是機器(如robot)移動產生的靜電觸碰芯片時由pin腳釋放，次（cì）標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由於機（jī）器是金屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問（wèn）題是，由於等效（xiào）電阻為0，所以電流很大，所以即使是200V的（de）MM放（fàng）電也比2kV的HBM放電（diàn）的危害大。而且機器本身由於有很多導線互相（xiàng）會產生耦合作用，所以電流會隨（suí）時（shí）間變化而幹擾變化。

ESD的測試方法類似FAB裏麵的GOI測試，指（）定pin之後（hòu）先給他一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否（fǒu）損壞（huài），沒問題再去加一個（gè）step的ESD電壓（yā）再持續一段時間，再測電性，如此反複直至擊穿，此時的擊穿電（diàn）壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試（shì）周期，通常起始電壓用標準電壓的（de）70% ESD threshold，每（měi）個step可以根據需要自（zì）己調整50V或者（zhě）100V。

另外，因為每個chip的（de）pin腳很多，你是一個（gè）個pin測試還是組合pin測試，所以會分為幾（jǐ）種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸（shū）入端到輸出端)、Analog-pin。

1. I/O pins：就是分別（bié）對（duì）input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負（fù）電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之（zhī）亦然。

2. pin-to-pin測試: 靜電放電發生在（zài）pin-to-pin之間形成回路，但是如（rú）果要每每（měi）兩（liǎng）個腳測試組合太多（duō），因為任何的I/O給電壓之後（hòu）如果（guǒ）要對（duì）整個電（diàn）路產生影響一定是先經過VDD/Vss才（cái）能（néng）對（duì）整個電路供電（diàn），所以改（gǎi）良版（bǎn）則用某（mǒu）一I/O-pin加正或負的ESD電壓，其（qí）他所有（yǒu）I/O一起接地，但是輸入和輸出同時浮接(Floating)。

3、Vdd-Vss之間靜電放電：隻需要把Vdd和Vss接起來，所有的I/O全部浮接(floating)，這樣給靜電讓他穿過Vdd與Vss之間。

4、Analog-pin放電測試：因為模擬（nǐ）電路很（hěn）多差（chà）分比對(Differential Pair)或者運（yùn）算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算（suàn）失效，所（suǒ）以需要單獨做ESD測試，當（dāng）然就（jiù）是隻針對這兩個pin，其（qí）他pin全部浮接(floating)。

好了，ESD的原理和測試部（bù）分就講到這裏了（le），下麵接著講Process和設計上的factor

隨著摩爾定律的進一步縮（suō）小，器件尺（chǐ）寸越來（lái）越小，結深越來（lái）越淺，GOX越來越薄，所以（yǐ）靜電擊穿越來越容易，而（ér）且在Advance製程裏麵，Silicide引入也會讓靜電擊穿變（biàn）得更加尖銳，所（suǒ）以幾乎所有的芯片設計都（dōu）要克服靜電擊穿問題。

靜電放電保護可以從FAB端的Process解（jiě）決，也可（kě）以從IC設計端的Layout來設計，所以你會看到Prcess有一個ESD的option layer，或者Design rule裏麵有ESD的設計規則可供（gòng）客（kè）戶選擇等等。當然有些客戶也會自己根據SPICE model的電性通過（guò）layout來設計ESD。

1、製（zhì）程上的ESD：要麽改變（biàn）PN結，要麽改變PN結的負載電阻，而改變PN結隻能靠ESD_IMP了，而改變與PN結的負載電阻，就是用non-silicide或者串聯電阻的方法了。

1) Source/Drain的ESD implant：因為我們（men）的LDD結構在（zài）gate poly兩邊很容（róng）易形成兩個淺結，而這（zhè）個淺結的尖角電場比較集中，而且因為是淺（qiǎn）結，所以它與Gate比較近，所以受Gate的末端電場影響比較（jiào）大，所以這樣的LDD尖角在耐ESD放電的能力（lì）是比較差的(<1kV)，所以（yǐ）如果這樣的Device用在I/O端口，很容（róng）造成ESD損傷。所以根據這個理論，我們需要一（yī）個單獨的（de）器件沒有LDD，但是需要另外一道（dào）ESD implant，打一個比較深的N+_S/D，這樣（yàng）就可以讓那個尖角變圓而且離（lí）表麵（miàn）很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的話這個額外的（de）MOS的Gate就必須很長防止穿通(punchthrough)，而且因為器件不一樣了，所以需要單獨提取器件的SPICE Model。

2) 接觸孔(contact)的ESD implant：在LDD器件的N+漏極的孔下（xià）麵打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓（ràng）原來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發生擊穿之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠保持器件（jiàn）尺寸不變，且MOS結構沒有改變，故不需要重新提（tí）取SPICE model。當然這種智（zhì）能用於non-silicide製程，否則contact你也打不進去implant。

3) SAB (SAlicide Block)：一（yī）般我們為了降低MOS的（de）互連電（diàn）容，我們會使用（yòng）silicide/SAlicide製程，但是這樣器件如果工作（zuò）在輸出端，我們的器件負載電阻變低，外界ESD電壓將會全部加（jiā）載在LDD和Gate結構之間很容易擊（jī）穿損傷，所以（yǐ）在輸出級的MOS的（de）Silicide/Salicide我們通常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本增加，但是ESD電壓可以從1kV提高到4kV。

4)串聯電阻法：這（zhè）種方法不用增加光罩，應該是最省錢的了，原（yuán）理（lǐ）有點類似第三種(SAB)增加電阻法，我就故（gù）意給他串（chuàn）聯一個電阻(比如（rú）Rs_NW，或者（zhě）HiR，等)，這樣也（yě）達到（dào）了SAB的方法。

2、設計上的ESD：這就完（）全靠設計者的功夫了，有些公司在設計規則就已經提供給客戶solution了（le），客戶隻要照（zhào）著畫就行了，有些沒（méi）有的則隻能靠（kào）客戶（hù）自己的（de）designer了，很多設計規則都是寫著這個隻是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain結（jié）在I/O端承受ESD的浪（làng）湧(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)，PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。

以NMOS為例，原理都（dōu）是Gate關（guān）閉狀態，Source/Bulk的PN結本來（lái）是短接0偏的，當I/O端（duān）有大電壓時，則Drain/Bulk PN結雪崩擊穿，瞬間bulk有大電流與襯底電阻形成壓差導致Bulk/Source的PN正偏，所以這個MOS的寄生橫向NPN管進入放大區(發射結正偏,集電（diàn）結反偏（piān）)，所以呈現Snap-Back特（tè）性，起到保護作用。PMOS同理推導。

這個原理看起來簡單，但是設計（jì）的精（jīng）髓(know-how)是什麽？怎麽觸發BJT？怎麽維持Snap-back？怎麽撐到HBM>2KV or 4KV？

如何觸發？必須有足夠大的襯（chèn）底電流，所以（yǐ）後來發展到了現在普遍采用的多指交叉並聯結構(multi-finger)。但是這種結（jié）構主要技術問題是基區寬度增加，放大係數減小，所以Snap-back不容易（yì）開啟（qǐ）。而且隨著（zhe）finger數量增（zēng）多，會導致（zhì）每個finger之間（jiān）的均勻開啟變得很困難，這也（yě）是ESD設計的瓶頸所在。

如（rú）果要改變這種問題，大概有兩種做法(因為triger的是電壓，改善電壓要麽是電阻要麽（me）是電流)：1、利用SAB(SAlicide-Block)在（zài）I/O的Drain上形成一個高阻的non-Silicide區（qū）域（yù），使得漏極方塊（kuài）電（diàn）阻增大，而使得ESD電流分布更均勻，從而（ér）提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似上麵的接觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的雪崩（bēng）擊穿電壓，更早有（yǒu）比較多的（de）雪崩擊穿（chuān）電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

對於Snap-back的ESD有兩個小小的常識要（yào）跟大家分享一下：

1)NMOS我們（men）通常都能看到（dào）比較好的Snap-back特性，但是實際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個道理同HCI效應，主要是因為NMOS擊穿時候產生的（de）是（shì）電子，遷移（yí）率（lǜ）很大，所（suǒ）以Isub很大容易使得Bulk/Source正向導通，但是PMOS就（jiù）難咯。

2) Trigger電壓/Hold電壓: Trigger電壓當然就是之前（qián）將的snap-back的第（dì）一個拐點(Knee-point)，寄生BJT的擊穿電壓，而且要（yào）介於BVCEO與BVCBO之（zhī）間（jiān）。而Hold電壓就是要維持Snap-back持續ON，但是又不能進（jìn）入柵（shān）鎖(Latch-up)狀態，否（fǒu）則就進入二次（cì）擊穿(熱擊穿)而損壞了。還有個概念就是二次擊穿電流，就是進入Latch-up之後I^2*R熱量驟增導致矽融化（huà）了，而這個就是要限流，可以通（tōng）過（guò）控製W/L，或（huò）者增加一個限流高阻，最簡（）單最（zuì）常（）用的方（fāng）法是拉大Drain的距離/拉大SAB的距離(ESD rule的普遍做法)。

3、柵極耦合(Gate-Couple) ESD技（jì）術：我們剛剛講過，Multi-finger的ESD設計的瓶頸是開啟的均勻性，假設有（yǒu）10隻finger，而在ESD 放電發生時，這10 支finger 並不一（yī）定會同時導通(一（yī）般是因Breakdown 而導通)，常見到隻有2-3 支finger會先導（dǎo）通，這是因布局（jú）上無法使每finger的相對（duì）位置及拉（lā）線方向（xiàng）完（）全相同所致，這2~3 支finger 一導通，ESD電流便集（jí）中流向這（zhè）2~3支（zhī）的finger，而其它的finger 仍是保持關閉的，所以其ESD 防護能力（lì）等效於隻有2~3 支finger的防護能力，而非10 支finger 的防（fáng）護能力。

這也就是為何組件尺寸已經做（zuò）得很大，但ESD 防護（hù）能力並未如預期般地上升（shēng）的（de）主要原因，增打（dǎ）麵（miàn）積未能預期帶來ESD增強，怎麽（me）辦？其實很簡單，就是要降（jiàng）低Vt1(Trigger電壓)，我們通過柵極增加電壓的方式，讓（ràng）襯底先開啟代替擊穿而提前導通產生襯底（dǐ）電流，這時候就能夠（gòu）讓其他finger也一起開啟進入導通狀（zhuàng）態，讓（ràng）每個finger都來承受ESD電流，真正發揮大（dà）麵積（jī）的ESD作用。

但是這種GCNMOS的ESD設計有個（gè）缺點是溝道開啟了產生了電流容易造成柵（shān）氧擊穿，所以他不見的是一種很好的ESD設計方案，而且有源區越小則柵壓的影響越大（dà），而有源區越大（dà）則（zé）snap-back越難開啟，所以很難把握。

4、還（hái）有一種複雜的ESD保護電路: 可控矽晶閘管（guǎn）(SCR: Silicon Controlled Rectifier)，它就是我們之前講過的CMOS寄生的（de）PNPN結構觸發產生Snap-Back並且Latch-up，通過ON/OFF實現對電路的保護，大家可以回顧一下，隻要把上一篇裏（lǐ）麵那些抑製LATCH-up的factor想法（fǎ）讓其發生就可以了，不過隻能適（shì）用（yòng）於Layout，不能適用於Process，否則Latch-up又要fail了。